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FPGA系统设计的三个原则

本文摘要:一.面积与速度的平衡互换标准 这儿的面积所说的是FPGA的处理芯片資源,还包含逻辑性資源和I/O資源等;这儿的速度所说的是FPGA工作中的最少頻率(和DSP或是ARM各有不同,FPGA设计的输出功率不是同样的,只是和设计自身的推迟紧密联接)。在具体设计中,用以超过的面积设计出有最少的速度是每一个开发人员固执的总体目标,可是鱼与熊掌不可以兼顾,取舍之间展览了一个开发人员的聪慧。 1.速度换面积 速度优点能够交换条件面积的节省。

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一.面积与速度的平衡互换标准  这儿的面积所说的是FPGA的处理芯片資源,还包含逻辑性資源和I/O資源等;这儿的速度所说的是FPGA工作中的最少頻率(和DSP或是ARM各有不同,FPGA设计的输出功率不是同样的,只是和设计自身的推迟紧密联接)。在具体设计中,用以超过的面积设计出有最少的速度是每一个开发人员固执的总体目标,可是鱼与熊掌不可以兼顾,取舍之间展览了一个开发人员的聪慧。  1.速度换面积  速度优点能够交换条件面积的节省。

面积就越小,就意味著可以用更为较低的成本费来构建商品的作用。速度换面积的标准在一些较简易的优化算法设计中常常不容易选用。

在这种优化算法设计中,生产流水线设计常常是必不可少选用的技术性。在生产流水线的设计中,这种被多次重复使用可是用以频次各有不同的控制模块将不容易闲置不用很多的FPGA資源。

对FPGA的设计技术性进行改造,将被多次重复使用的优化算法控制模块提炼超过的兼容模块,并运用这一超过的髙速更换原设计中被多次重复使用但频次各有不同的控制模块。自然,在改造的全过程中必然不容易降低一些别的的資源来构建这一更换的全过程。可是要是速度具有优点,那麼降低的这些逻辑性依然必须构建降低面积提高速度的目地。

  能够看到,速度换面积的关键是髙速基础模块的兼容。  2.面积换速度  在这类方式中面积的复制能够交换条件速度的提高。

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抵制的速度越高,就意味著能够构建高些的商品特性。一些偏重于商品特性的主要用途能够应用并行处理技术,构建面积换速度。  二.硬件配置可完成标准  FPGA设计一般来说不容易用以HDL语言,例如VerilogHDL或是VHDL。当应用HDL语言来描述一个硬件配置电路作用的情况下,一定要确保编码描述的电路是硬件配置可完成的。

  VerilogHDL语言的英语的语法与C语言很相仿,可是他们中间具备实质的差别。C语言是根据全过程的高級语言,c语言编译器后能够在CPU上经营。而VerilogHDL语言描述的自身便是硬件配置构造,c语言编译器后是硬件配置电路。因而,一些句子在C语言的自然环境中运用因此没什么问题的,可是在HDL语言自然环境下就不容易导致結果不精确或是不理想化。

如:  for(i=0;i16;i )  DoSomething();  在C语言中经营没一切难题,可是在VerilogHDL的自然环境下c语言编译器就不容易导致综合性后的資源相当严重消耗。  三.即时设计标准  即时电路和多线程电路是FPGA设计的二种基础电路结构形式。  多线程电路的仅次缺陷是不容易造成毛边。

即时设计的关键电路是由各种各样触发器原理包括的。这类电路的一切键入全是在某一数字时钟的边缘驱动器触发器原理造成的。因此 ,即时设计能够非常好地避免 毛边的造成。


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